카테고리 SoC

RTL로 설계하는 FSM의 구조, 동작 그리고 예시

master latch와 slave latch를 직렬로 이은 D FF, master는 clk=0일 때 slave는 clk=1일 때 transparent

Verilog로 FSM을 짜면 상태 값은 어디에 저장될까. 다음 상태는 combinational logic이 곧바로 계산하고, 상태는 clock edge에서 flip-flop(FF)이 한 번 잡아 둔다. 이 글은 그 과정을 latch와 비교해 정리한다. FSM을 처음 배울 때 흔히 떠올리는 그림은 ‘다음 상태가 latch에 잠깐 담겼다가…