클럭 전환의 함정: 글리치와 Glitch-Free Mux

클럭 Mux의 글리치 현상과 Glitch-Free 아키텍처

멀티 클럭(multi-clock) SoC에서 동작 주파수를 동적으로 바꾸려면 여러 클럭 소스 중 하나를 골라 시스템에 공급하는 클럭 멀티플렉서(Clock Mux)가 필요하다. 그런데 이 전환을 잘못 설계하면 글리치(glitch)라는 비정상 펄스가 출력에 끼어들고, 이는 단순한 데이터 오류를 넘어 칩 전체를 멈춰 세우는 치명적 결함으로 이어진다. 이 글은 글리치가 무엇이고 왜 발생하며 어떤 파형으로 나타나는지, 그리고 이를 원천 차단하는 Glitch-Free Clock Mux의 핵심 개념과 아키텍처, 나아가 실무 제약과 최신 연구의 보완책까지 정리한다.

클럭에 단순 Mux를 쓰면 안 되는 이유

데이터 경로에서 신호 두 개 중 하나를 고를 때는 assign out = sel ? a : b; 같은 단순 조합 논리(combinational) Mux를 쓴다. 데이터는 다음 클럭 에지에서 다시 샘플링되므로, 전환 순간에 잠깐 흔들려도 큰 문제가 없다.

문제는 클럭 자체를 이 단순 Mux로 고를 때 발생한다. 클럭은 “샘플링되는 대상”이 아니라 “샘플링하는 기준”이기 때문에, 클럭에 단 한 번의 비정상 펄스만 섞여도 그 클럭으로 동작하는 모든 플립플롭이 오작동한다. 핵심 원인은 비동기성(asynchronicity)이다. 어떤 클럭을 고를지 정하는 선택 신호(SEL)가, 입력 클럭들의 위상과 무관하게 임의의 시점에 바뀌기 때문이다.

발생 시나리오 — 현재 출력 중인 CLK0이 High(1)를 유지하는 도중 SEL이 CLK1 쪽으로 바뀌고, 그 순간 CLK1이 Low(0)였다고 하자. Mux 출력은 CLK0의 남은 High 구간을 채우지 못하고 즉시 0으로 추락한다. 결과적으로 정상 주기보다 폭이 극단적으로 좁아진 런트 펄스가 출력단을 타고 흘러간다.

아래 파형은 단순 Mux에서 비동기 SEL이 인가될 때, CLK0의 High 펄스가 전환 지점에서 잘려 나가는(런트) 모습이다. SEL 전환 직후 MUX_OUT이 CLK0의 마지막 High를 끝까지 유지하지 못하고 일찍 떨어지는 구간이 글리치다.

📊 다이어그램 요약: CLK0가 High를 유지하던 중 비동기 SEL이 CLK1로 바뀌자 MUX_OUT이 마지막 High를 끝까지 채우지 못하고 일찍 0으로 떨어진다 — 이 잘린 펄스가 바로 글리치(런트 펄스)다.

글리치가 칩을 멈추는 3단계

클럭에 글리치가 섞이면 피해는 한 번에 끝나지 않고 단계적으로 증폭된다. 작은 펄스 하나가 어떻게 시스템 셧다운까지 번지는지 그 연쇄를 따라가 보자.

🔁 다이어그램 요약: 클럭 글리치 한 번이 셋업·홀드 위반 → 메타스테빌리티(준안정 상태) → FSM 오천이·시스템 멈춤으로 단계적으로 증폭된다 — 단일 비트 오류가 아니라 시스템 셧다운으로 번지는 결함이다.

Glitch-Free Clock Mux의 세 가지 원리

업계 설계자들은 단순히 선을 잇는 Mux 대신, 내부에 안전장치를 내장한 Glitch-Free Clock Mux를 쓴다. 이 아키텍처는 다음 세 원칙을 결합한다.

아키텍처 구조도

2입력 Glitch-Free Clock Mux의 내부 모듈 관계를 도식화하면 다음과 같다. 각 클럭 가지(branch)는 자체 2단 하강-에지 DFF 동기화기와 클럭 게이팅 AND를 갖고, 한 가지의 인에이블 출력이 반대편 가지의 입력 AND로 교차 피드백되어 상호 잠금을 형성한다. 최종 출력은 두 게이팅 결과를 OR로 합친다.

🔗 다이어그램 요약: 각 클럭 가지는 2단 하강-에지 DFF 동기화기와 클럭 게이팅 AND를 갖고, 한 가지의 인에이블 출력이 반대편 가지로 교차 피드백되어 두 클럭이 절대 동시에 켜지지 않도록 상호 잠근다. 최종 CLK_OUT은 두 게이팅 결과의 OR다.

동작 파형 — Dead Time이 글리치를 차단한다

이 구조를 거치면 비동기 SEL이 중간에 바뀌어도 회로는 즉시 반응하지 않는다. 기존 클럭(CLK0)의 High를 끝까지 마치고 하강 에지에 도달해 0으로 떨어진 뒤 해당 경로를 차단(EN0=0)한다. 그 후 두 클럭이 모두 출력되지 않는 안전 구간(Dead Time / Quiet Period)을 거쳐, 반대편 클럭(CLK1)의 하강 에지에 맞춰 비로소 출력을 개방(EN1=1)한다. 아래 파형에서 CLK_OUT이 중앙에서 한동안 0으로 평탄해지는 구간이 바로 데드 타임이다.

📊 다이어그램 요약: SEL이 바뀌어도 CLK_OUT은 즉시 전환하지 않는다. CLK0를 끊고(EN0=0) 두 클럭 모두 0인 데드 타임을 거친 뒤 CLK1을 개방(EN1=1)하므로, 중앙의 평탄한 0 구간이 글리치가 끼어들 틈을 원천 차단한다.

실무 제약: 두 클럭이 모두 살아 있어야 한다

이 아키텍처는 강력하지만, 동기화기에 의존한다는 사실에서 비롯되는 구조적 제약을 동반한다. 대표적인 두 벤더의 설계 가이드를 보면 그 대가가 분명히 드러난다.

Xilinx(AMD) BUFGMUX — “살아 있는 클럭” 전제

Xilinx FPGA의 BUFGMUX 프리미티브는 CLK_SEL_TYPE => "SYNC" 속성으로 글리치-프리 전환을 내장 지원한다. SEL이 바뀌면 즉시 전환하는 대신, 현재 클럭이 Low로 떨어질 때까지 기다린 뒤 새 클럭 에지에 맞춰 출력을 내보내는 상태 머신을 쓴다. 그런데 여기엔 치명적 전제가 있다.

즉, 동기화기 기반 인터락 구조는 “클럭이 살아 있다”는 전제 위에서만 안전하며, 클럭 소스 정지(halt)는 데드락의 직접 원인이 된다.

Intel(Altera) — 피할 수 없는 스위칭 지연

Intel(Altera) 계열의 설계 지침도 같은 교차 결합 인터락 구조를 권장하면서, 그 대가로 전환 지연(latency)이 불가피함을 명시한다. SEL을 바꿔도 동기화·피드백 처리를 거쳐야 하므로, 통상 느린 쪽 클럭 기준 1~2 사이클의 지연이 발생한다. 이는 결함이 아니라 글리치-프리를 보장하기 위해 치르는 설계상의 비용이며, 타이밍 예산에 반드시 반영해야 한다.

멈춘 클럭까지 견디는 최신 연구

“두 클럭이 모두 돌아야 한다”는 제약은 클럭 게이팅이 빈번한 저전력 SoC에서 실제 위험으로 이어진다. 전력을 아끼려 일부 클럭을 꺼두는 일이 흔한데, 하필 꺼진 클럭으로 전환하려다 칩이 멈출 수 있기 때문이다. 학술 문헌에서는 이 한계를 극복하기 위한 확장 아키텍처가 제시되고 있다.

이 둘을 전통적 break-before-make 게이팅과 결합하면, 클럭 소스가 멈춘 상황에서도 한정된 지연(bounded latency) 안에 글리치-프리 전환을 보장할 수 있다는 것이 해당 연구의 요지다. 다만 이는 표준 셀처럼 보편화된 기성 구조라기보다 연구·고급 설계 수준의 보완책으로 이해하는 것이 정확하다.

두 관점은 서로 모순되지 않는다. Xilinx 자료의 “두 클럭이 모두 돌아야 함”(제약)과 학술 자료의 “멈춘 클럭에서도 동작”(그 제약의 극복)은 모순이 아니라 문제 제기와 해결책의 관계로 일관되게 맞물린다.

정리와 실무 권고

📚 참고한 자료: VLSI Tutorials, EE Times, AMD/Xilinx Technical Support & Forums, Intel FPGA Design Guidelines, IEEE Xplore.

이 글은 디지털 설계의 일반 개념을 정리한 교육용 콘텐츠로, 특정 제품·벤더의 최신 데이터시트와 세부 동작이 다를 수 있다. 실제 설계에 적용할 때는 벤더 공식 문서와 CDC 검증 도구로 반드시 확인하기 바란다.